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alianzaBSC July 30, 2014 |
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El Barcelona Supercomputing Center (BSC) y Microsoft Research Center han puesto en marcha el Proyecto Aloja, una iniciativa conjunta que nace con el objetivo conseguir una optimización automática en despliegues de Hadoop en diferentes infraestructuras. Hadoop es un software de código abierto que está experimentando un gran crecimiento de uso y que se utiliza para procesar conjuntos de datos extremadamente grandes.
El enfoque inicial de este proyecto es el de desarrollar un estudio sistemático del rendimiento de ejecuciones en Hadoop en una amplia gama de diferentes configuraciones de hardware y software desplegadas tanto en servidores locales como en infraestructuras cloud. Los resultados que se obtengan durante el estudio, las pruebas de metodología y la infraestructura estarán disponibles en internet a través de un portal que el Barcelona Supercomputing Center. La intención de ambas entidades es que las empresas, organizaciones o personas que trabajan en la investigación, despliegue o promoción de soluciones Hadoop puedan acceder y beneficiarse de la base de datos a la que se irán incorporando resultados de rendimiento y guías de configuración.
El proyecto Aloja ha comenzado con una fase de planificación preliminar y de incubación de ocho meses y cuenta con un presupuesto para el primer año de más de 1,1 millones de dólares. El equipo de investigadores con sede en Barcelona, (España) y Redmond Washington, (Estados Unidos) está dirigido por Rob Reinauer (Microsoft) y David Carrera (BSC-CNS)
Desde el año de su creación, en 2008, el BSC-Microsoft Research Center ha llevado a cabo diversos proyectos de investigación sobre las interacciones de software en procesadores multi-núcleo y en arquitecturas paralelas de procesamiento masivo, y en este momento está incubando nuevos proyectos relacionados con el cloud i el Big Data. Este centro fue establecido después de un exitoso proyecto conjunto entre el Microsoft Technical Computing Initiative en Redmond (EE.UU.) y el BSC-CNS, llevado a cabo entre 2006 y 2008 sobre aplicaciones de memorias transaccionales en chips múlti-núcleo de alta paralelización.
